Таблица 4.1б Регистр состояния режима процессора MSTAT
Разряд Исходное состояние Назначение 6 0 Разрешение режима GO 5 0 Разрешение работы таймера 4 0 Результаты умножителя: 0 — дробные, 1 — целые 3 0 Разрешение режима насыщения регистра AR АЛУ 2 0 Разрешение режима фиксации переполнения АЛУ 1 0 Разрешение бит-реверсивной адресации DAG1 0 0 Выбор банка регистров данных: 0 — главный, 1 — теневойТаблица 4.1в Регистр разрешения прерываний IMASK (0 — запрещено, 1 — разрешено)
Разряд Исходное состояние Назначение 15…10 0 Не используются 9 0 -IRQ2 8 0 -IRQL1 7 0 -IRQL0 6 0 Передатчик SPORT0 5 0 Приемник SPORT0 4 0 -IRQE 3 0 BDMA 2 0 Передатчик SPORT1 или -IRQ1 1 0 Приемник SPORT0 или -IRQ0 0 0 ТаймерТаблица 4.1г Регистр состояния стека SSTAT
Разряд Исходное состояние Назначение 7 0 Стек циклов переполнен 6 1 Стек циклов пуст 5 0 Стек состояний переполнен 4 1 Стек состояний пуст 3 0 Стек счетчика переполнен 2 1 Стек счетчика пуст 1 0 Стек счетчика команд переполнен 0 1 Стек счетчика команд пустТаблица 4.1д Регистр управления прерываниями ICNTL
Разряд Исходное состояние Назначение 4 X Вложенность прерываний: 0 — запрещена, 1 — разрешена 3 0 Не используется 2 X Чувствительность -IRQ2: 0 — уровень, 1 — фронт 1 X Чувствительность -IRQ1: 0 — уровень, 1 — фронт 0 X Чувствительность -IRQ0: 0 — уровень, 1 — фронтТаблица 4.1е Регистр установки и сброса прерываний IFC (только запись)
Разряд Исходное состояние Назначение 15 0 Принудительная установка прерывания -IRQ2 14 0 Принудительная установка прерывания передатчика SPORT0 13 0 Принудительная установка прерывания приемника SPORT0 12 0 Принудительная установка прерывания -IRQE 11 0 Принудительная установка прерывания BDMA 10 0 Принудительная установка прерывания передатчика SPORT1 или -IRQ1 9 0 Принудительная установка прерывания приемника SPORT0 или -IRQ0 8 0 Принудительная установка прерывания таймера 7 0 Сброс прерывания -IRQ2 6 0 Сброс прерывания передатчика SPORT0 5 0 Сброс прерывания приемника SPORT0 4 0 Сброс прерывания -IRQE 3 0 Сброс прерывания BDMA 2 0 Сброс прерывания передатчика SPORT1 или -IRQ1 1 0 Сброс прерывания приемника SPORT0 или -IRQ0 0 0 Сброс прерывания таймераX — произвольное состояние после сброса.
Блок арифметико-логического устройства ALU включает в себя:
• два 16-разрядных регистра операндов AX0 и AX1;
• два 16-разрядных регистра операндов AY0 и AY1;
• один 16-разрядный регистр результата AR;
• один 16-разрядный регистр обратной связи AF.
Все эти регистры имеют своих двойников — теневые регистры, изображенные на рисунке программно-логической модели процессора в виде теней. Переключение между основными и теневыми регистрами производится программно. Блок умножителя MAC включает в себя:
• два 16-разрядных регистра операндов MX0 и MX1;
• два 16-разрядных регистра операндов MY0 и MY1;
• два 16-разрядных регистра результата MR0 и MR1;
• один 8-разрядный регистра результата MR2;
• один 16-разрядный регистр обратной связи AMF.
Блок устройства сдвига SHIFTER включает в себя:
• два 16-разрядных регистра результата SR0 и SR1;
• один 5-разрядный регистр блочных операций SB;
• один 8-разрядный регистр экспоненты SE;
• один 16-разрядный регистр операнда SI.
Так же как и в ALU, в блоках MAC и SHIFTER все регистры имеют своих двойников — теневые регистры.
Устройство обмена между шинами представляет собой 8-разрядный регистр PX, участвующий в пересылках между шинами адреса и данных.
Остальные регистры процессора распределены между блоками таймера, интерфейсной памяти, портов SPORT0 и SPORT1, портов IDMA и BDMA и блоком программируемых флагов.
Все эти регистры процессора доступны как ячейки памяти данных, т.е. отображены на память данных процессора. Для таких регистров, на рисунке программно-логической модели приведен адрес каждого регистра в шестнадцатеричном виде, слева от его обозначения.